本工程包含 4 个 Verilog 模块，用于在 AXI Stream 与 AXI Memory Mapped 之间进行数据搬运，覆盖 MM2S（读内存到流）与 S2MM（写流到内存）两个方向，并提供两套输入流宽度适配版本：8bit 到 64bit、32bit 到 64bit。